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[UVM 1.1d] 9. Directed-Test Style (v.s. UVM Style) 1. Directed-Test Style InterfaceDirected-Test Style Interface는 전통적인 명령형 프로그래밍 스타일로, 테스트 작성자가 명시적으로 시퀀서와 상호작용하며 데이터 항목을 생성하고 실행합니다.예제 코드class directed_test extends ubus_example_base_test; `uvm_component_utils(directed_test) ubus_example_tb ubus_example_tb0; function new (string name = "directed_test", uvm_component parent = null); super.new(name, parent); endfunction virtual function void.. 공감수 0 댓글수 0 2024. 12. 1.
[UVM 1.1d] 8. UVM Sequence Library 1. Sequencer 생성Sequencer는 Stimulus Data를 생성하여 Driver로 전달하는 역할을 합니다. 기본적으로 uvm_sequencer 클래스를 상속받아 커스터마이징합니다.주요 코드 예제systemverilogclass simple_sequencer extends uvm_sequencer #(simple_item); `uvm_sequencer_utils(simple_sequencer) // 생성자 function new (string name="simple_sequencer", uvm_component parent); super.new(name, parent); `uvm_update_sequence_lib_and_item(simple_item) endfunction.. 공감수 1 댓글수 1 2024. 12. 1.
[UVM 1.1d] 7-3. UBus Verification Example 7.10 UBus Agent Monitor역할트랜잭션 감시: DUT와의 신호 상호작용을 모니터링하며, 이를 ubus_transfer 객체로 변환.데이터 전달: 생성된 트랜잭션 데이터를 analysis_port를 통해 다른 컴포넌트(예: Scoreboard)에 전달.체크 및 커버리지: 프로토콜 체크와 커버리지 수집 기능을 제공합니다.예제 코드class ubus_agent_monitor extends uvm_monitor; `uvm_component_utils(ubus_agent_monitor) virtual ubus_if vif; uvm_analysis_port#(ubus_transfer) analysis_port; function new(string name, uvm_component parent.. 공감수 0 댓글수 0 2024. 12. 1.
[UVM 1.1d] 7-2. UBus Verification Example 7.6 UBus EnvironmentUBus Environment는 검증 환경의 상위 컨테이너로, 에이전트와 모니터, 스코어보드 등 다양한 컴포넌트를 포함합니다.주요 역할에이전트 관리: Master와 Slave Agent를 생성하고 환경 내에 통합.데이터 흐름 관리: 모니터와 스코어보드 간 연결 설정.예제 코드class ubus_env extends uvm_env; `uvm_component_utils(ubus_env) ubus_master_agent master_agent; ubus_slave_agent slave_agent; ubus_monitor bus_monitor; function new(string name = "ubus_env", uvm_component parent = null);.. 공감수 0 댓글수 0 2024. 11. 26.
[UVM 1.1d] 7-1. UBus Verification Example 7.3 UBus Top ModuleTop Module은 DUT(Design Under Test)와 UVM 기반 테스트벤치를 연결하는 역할을 합니다. 여기서는 SystemVerilog 인터페이스를 사용해 DUT와 테스트벤치 간의 신호를 연결하고, 시뮬레이션을 초기화합니다.Top Module 예제 (ubus_tb_top.sv)module ubus_tb_top; import uvm_pkg::*; import ubus_pkg::*; `include "test_lib.sv" ubus_if vif(); // UBus 인터페이스 인스턴스화 dut_dummy dut( vif.sig_request[0], vif.sig_grant[0], ... vif.sig_reset ); initial.. 공감수 0 댓글수 0 2024. 11. 24.
[UVM 1.1d] 6-3. Advanced UVM Topics (UVM CLI) 6.5.3 Generating the Item or Sequence in Advance사전에 아이템 또는 시퀀스를 생성하기는 UVM에서 시퀀스가 실행되기 전에 필요한 아이템이나 하위 시퀀스를 미리 준비하는 방식을 설명합니다. 이는 복잡한 프로토콜 계층을 Layering하거나, 복수의 시퀀스 간 동기화가 필요한 상황에서 유용합니다.주요 개념사전 생성의 필요성: 아이템이나 시퀀스를 미리 생성하면 시퀀스 실행 중에 발생할 수 있는 지연 문제를 최소화하고, 예측 가능성을 높일 수 있습니다.효율성 향상: 시퀀스가 실행되기 전에 필요한 데이터를 준비하여 시퀀스의 실행 속도를 향상시킬 수 있습니다.구현 예시class advanced_sequence extends uvm_sequence#(uvm_sequence_ite.. 공감수 0 댓글수 0 2024. 11. 19.
[UVM 1.1d] 6-2. Advanced UVM Topics (SEQ_LIB, Layering) 6.4 Sequence Library (seq_lib)Sequence Library는 다양한 시퀀스를 수집하여 검증 환경에서 재사용 가능하게 모아두는 시퀀스 집합체입니다. seq_lib는 검증 환경에서 특정 프로토콜이나 인터페이스를 검증하기 위한 시퀀스를 조직적으로 관리하고, 각 시퀀스를 필요에 따라 호출하여 사용할 수 있도록 합니다.Sequence Library의 주요 기능시퀀스 관리: 자주 사용하는 시퀀스를 미리 라이브러리로 등록하여 관리하고, 각 시퀀스를 쉽게 호출해 사용할 수 있습니다.재사용성 향상: 다양한 시퀀스를 라이브러리 형태로 저장하여 검증 환경 내에서 일관성 있게 사용할 수 있습니다.유연성 제공: 검증 요구사항에 따라 시퀀스를 추가하거나 교체할 수 있어, 검증 환경의 유연성이 높아집니다... 공감수 0 댓글수 0 2024. 11. 13.
[UVM 1.1d] 6-1. Advanced UVM Topics (Factory, Callback) 6.1 UVM Factory 개요UVM Factory는 UVM 환경에서 객체와 컴포넌트를 생성하고 관리하는 중앙 관리 시스템으로, 검증 환경에서 유연한 객체 생성과 재사용성을 보장합니다. 이를 통해 객체의 타입을 동적으로 설정하고, 특정 객체나 컴포넌트를 대체할 수 있는 Override 기능을 제공합니다.UVM Factory의 주요 기능:동적 객체 생성: 코드 내에서 객체의 타입을 고정하지 않고 필요할 때마다 원하는 타입으로 생성할 수 있습니다.Override 메커니즘: 기존 객체를 새 객체로 대체할 수 있으며, 이를 통해 테스트 환경의 구성을 유연하게 변경할 수 있습니다.객체 재사용성: 동일한 객체를 여러 테스트에서 사용하여 코드의 중복을 줄이고, 유지 보수성을 높입니다.객체 생성 예시class my_.. 공감수 0 댓글수 0 2024. 11. 12.
[UVM 1.1d] 5-4. Register Model (Register Abstraction Layer) 5.9 Register Sequences (레지스터 시퀀스)UVM에서 Register Sequence는 레지스터의 값을 읽거나 쓰기 위한 시퀀스입니다. 레지스터 접근 작업을 관리하며, 이를 통해 레지스터 값을 쉽게 제어할 수 있습니다.1. Register Sequence와 Virtual Sequence 제어Virtual Sequence는 여러 하위 시퀀서를 한꺼번에 제어하는 시퀀스입니다. 레지스터 시퀀스는 이러한 Virtual Sequence에 포함될 수 있으며, 하위 시퀀서를 통해 레지스터 읽기/쓰기 작업을 관리할 수 있습니다. 이를 위해, p_sequencer를 사용하여 가상 시퀀서에서 하위 시퀀서를 참조하고, 이를 통해 레지스터 시퀀스를 실행합니다.Register Sequence에서 Virtual .. 공감수 0 댓글수 0 2024. 10. 20.
[UVM 1.1d] 5-3. Register Model (Register Abstraction Layer) 5.6 Predicting Values in the Register Model (레지스터 모델에서의 예측 값)UVM 레지스터 모델에서는 **예상 값(Predict)**을 추적하여 하드웨어와의 동기화를 관리합니다. 이는 레지스터에 대한 읽기/쓰기 작업이 실제 하드웨어와 일치하는지 확인할 수 있도록 도와줍니다.주요 기능:레지스터 값이 읽기/쓰기 작업 후 하드웨어와 일치하는지 확인.자동 동기화를 통해 소프트웨어 모델의 상태를 하드웨어 상태와 일치시킴.5.7 Backdoor Access and uvm_hdl_pathUVM에서 Backdoor Access는 설계의 레지스터에 접근할 때 버스를 거치지 않고 직접적으로 레지스터 값을 읽거나 쓸 수 있게 해주는 방법입니다. 이 방식은 시뮬레이션 성능을 높이는 데 유용하.. 공감수 1 댓글수 0 2024. 10. 20.
[UVM 1.1d] 5-2. Register Model (Register Abstraction Layer) 5-2. Register Model 구축 (Building a Register Model)UVM의 Register Model은 하드웨어 설계에서 레지스터 맵을 추상화하여 검증 환경에서 관리하는 방법을 제공합니다. 이 모델은 레지스터와 필드의 객체를 생성하고, 이를 테스트벤치에서 사용할 수 있도록 조직화하는 데 중점을 둡니다.Register Model을 구성하는 주요 컴포넌트:uvm_reg_block: 레지스터 모델에서 최상위 블록으로, 레지스터와 서브 블록을 포함하는 컨테이너 역할을 합니다.uvm_reg: 실제 레지스터를 나타내는 객체로, 레지스터 필드를 포함합니다.uvm_reg_field: 레지스터 내에서 특정 필드를 나타내며, 여러 필드가 모여 하나의 레지스터를 구성합니다.Register Model .. 공감수 0 댓글수 0 2024. 10. 15.
[UVM 1.1d] 5-1. Register Model (Register Abstraction Layer) 5. Using the Register Layer Classes Register Layer는 UVM에서 설계의 레지스터 맵을 추상화하고, 쉽게 접근할 수 있는 방법을 제공합니다. 이를 통해 복잡한 설계의 레지스터 모델을 효율적으로 관리하고 테스트할 수 있습니다. 레지스터 모델은 하드웨어 레지스터에 대한 읽기/쓰기 작업을 추상화하고 자동화하여 검증 환경의 생산성을 높여줍니다.5.1 Register Model 개요Register Model은 하드웨어 설계에서 레지스터 맵을 테스트벤치 내에서 추상화하여 표현하는 모델입니다. 이를 사용하면 하드웨어 레지스터에 대한 복잡한 접근 작업을 간단하게 처리할 수 있습니다.목적레지스터 접근을 추상화하여 검증 코드와 레지스터 맵 간의 결합도를 낮춤.재사용성을 극대화하여 다양.. 공감수 0 댓글수 0 2024. 10. 15.
[UVM 1.1d] 4-2. Reusable UVM Component 4.8 가상 시퀀스 (Virtual Sequences)**가상 시퀀스(Virtual Sequence)**는 여러 시퀀서를 동시에 제어하고 조정할 수 있는 시퀀스입니다. 이를 통해 복잡한 시스템 수준 테스트를 보다 효율적으로 작성할 수 있습니다. 가상 시퀀스는 복수의 시퀀서를 조정하여, 병렬로 시퀀스를 실행하거나 다양한 시퀀스를 한꺼번에 관리할 수 있습니다.가상 시퀀스 예제 코드가상 시퀀스를 작성하고 환경에 설정하는 방법은 아래와 같습니다.class my_virtual_sequence extends uvm_sequence#(uvm_sequence_item); `uvm_object_utils(my_virtual_sequence) my_sequencer seqr1; my_sequencer seqr2; .. 공감수 0 댓글수 0 2024. 10. 10.
[UVM 1.1d] 4-1. Reusable UVM Component 4장: Reusable Verification ComponentsUVM에서 **검증 컴포넌트(Verification Components)**는 설계 검증을 위한 중요한 요소입니다. 이 장에서는 검증 컴포넌트를 사용하는 방법, 구성하는 방법, 그리고 테스트에 맞춰 커스터마이징하는 방법을 설명합니다.4.1 검증 컴포넌트 사용 (Using a Verification Component)검증 컴포넌트는 트랜잭션 레벨 모델링(TLM)과 UVM 시퀀서를 사용하여 디자인을 검증하는 데 핵심적인 역할을 합니다. 컴포넌트는 Driver, Monitor, Sequencer 등의 구성 요소로 이루어져 있으며, 설계와 테스트 시나리오 간의 상호작용을 관리합니다.특징:모듈화 및 재사용 가능 구조디자인의 특정 기능을 독립적으로 검.. 공감수 0 댓글수 0 2024. 9. 29.
[UVM 1.1d] UVM Sequence Macro (uvm_do/uvm_do_with) uvm_do와 uvm_do_with는 UVM에서 자주 사용하는 매크로로, 시퀀스에서 시퀀스 아이템을 생성하고 실행하는 데 사용됩니다. 이 매크로들은 시퀀스를 더 간결하고 명확하게 작성할 수 있도록 도와줍니다. 다음은 uvm_do와 uvm_do_with의 핵심 개념과 사용 방법입니다.1. uvm_douvm_do는 시퀀스 아이템을 생성하고, 시퀀서에 전달하여 실행하는 기본 매크로입니다. 주로 시퀀스의 body 메서드 내에서 사용됩니다.형식: `uvm_do(item)item: 생성하고 실행할 시퀀스 아이템예시:task body(); my_sequence_item req; `uvm_do(req); // 시퀀스 아이템 생성 및 실행endtask 2. uvm_do_withuvm_do_with는 시퀀스 아이템.. 공감수 0 댓글수 0 2024. 9. 29.
[UVM 1.1d] 3-2. UVM Components 1. UVM 설정 메커니즘 (UVM Configuration Mechanism)UVM에서는 검증 환경에서 **설정 메커니즘(Configuration Mechanism)**을 통해 여러 컴포넌트 간의 파라미터를 쉽게 전달하고 공유할 수 있습니다. 이는 테스트벤치의 유연성을 높이고, 다양한 검증 시나리오를 구현하는 데 도움을 줍니다. UVM에서는 uvm_config_db와 uvm_resource_db라는 두 가지 주요 설정 메커니즘을 제공합니다.uvm_config_dbuvm_config_db는 검증 환경의 트리 구조 내에서 데이터를 설정하고 검색하는 데 사용됩니다. 설정된 값은 트리 하위 계층에 있는 모든 컴포넌트에서 접근할 수 있습니다. 특징:설정 데이터의 계층적 전달: 상위 컴포넌트에서 설정된 값이 하위.. 공감수 1 댓글수 1 2024. 9. 26.
[UVM 1.1d] 3-1. UVM Components 3-1장: 재사용 가능한 검증 Component 개발UVM(Universal Verification Methodology)에서는 재사용 가능한 검증 Component를 효율적으로 개발하는 것이 중요합니다. 각 컴포넌트는 데이터 항목(Transaction), 드라이버(Driver), 시퀀서(Sequencer), 모니터(Monitor), 에이전트(Agent), 환경(Environment) 등의 요소로 구성되어 있습니다. 이들은 각각 고유한 역할과 목적을 가지며, 통합하여 강력한 검증 환경을 제공합니다.1. 데이터 항목 (Transaction)목적: 데이터 항목은 설계 검증에서 DUT(Device Under Test)로 전달되는 정보를 표현하는 객체입니다. 트랜잭션은 네트워크 패킷, 버스 트랜잭션, 명령어 등.. 공감수 2 댓글수 1 2024. 9. 25.
[UVM 1.1d] 2. Transaction-Level Modeling (TLM) 2장: Transaction-Level Modeling (TLM)TLM 개요Transaction-Level Modeling(TLM)은 시스템의 상위 추상화 수준에서 설계 및 검증 작업을 수행하는 기법입니다. TLM은 주로 **데이터 전송(transaction)**을 중심으로 통신을 모델링하며, 설계 검증 시 성능 최적화와 재사용성을 극대화하는 데 도움을 줍니다. TLM 방식은 두 가지 주요 버전인 TLM 1.0과 TLM 2.0으로 나뉘며, 각기 다른 추상화 수준과 활용 방식에서 차이가 있습니다.TLM 1.0과 TLM 2.0 비교TLM 1.0: 메시지 전달 방식(message-passing system)을 기반으로 하며, 타이밍에 대한 명시적 주석이 제공되지 않는 단순한 구조입니다. 주로 이벤트 기반 설계.. 공감수 0 댓글수 0 2024. 9. 23.
[UVM 1.1d] 1. Overview 1. OverviewUVM 개요 및 검증 방식Universal Verification Methodology (UVM)는 SystemVerilog 기반으로 **테스트벤치(testbench)**를 생성하는 데 필수적인 구조를 제공합니다. 이 가이드는 검증 환경의 재사용성과 효율성을 높이기 위해 설계되었습니다. 특히, UVM은 **Coverage-Driven Verification (CDV)**라는 기법을 통해 테스트 과정에서 자동화된 테스트 생성, 자가 검증 기능을 갖춘 테스트벤치를 사용하며, 이를 통해 검증 커버리지 목표를 달성합니다.1.1 Coverage-Driven Verification (CDV)CDV는 자동 테스트 생성, 자가 검증 테스트벤치, 그리고 커버리지 메트릭스를 결합해 설계 검증의 시간을 .. 공감수 0 댓글수 0 2024. 9. 22.

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