반응형 digital ip3 [UVM 1.1d] 3-2. UVM Components 1. UVM 설정 메커니즘 (UVM Configuration Mechanism)UVM에서는 검증 환경에서 **설정 메커니즘(Configuration Mechanism)**을 통해 여러 컴포넌트 간의 파라미터를 쉽게 전달하고 공유할 수 있습니다. 이는 테스트벤치의 유연성을 높이고, 다양한 검증 시나리오를 구현하는 데 도움을 줍니다. UVM에서는 uvm_config_db와 uvm_resource_db라는 두 가지 주요 설정 메커니즘을 제공합니다.uvm_config_dbuvm_config_db는 검증 환경의 트리 구조 내에서 데이터를 설정하고 검색하는 데 사용됩니다. 설정된 값은 트리 하위 계층에 있는 모든 컴포넌트에서 접근할 수 있습니다. 특징:설정 데이터의 계층적 전달: 상위 컴포넌트에서 설정된 값이 하위.. 2024. 9. 26. [UVM 1.1d] 2. Transaction-Level Modeling (TLM) 2장: Transaction-Level Modeling (TLM)TLM 개요Transaction-Level Modeling(TLM)은 시스템의 상위 추상화 수준에서 설계 및 검증 작업을 수행하는 기법입니다. TLM은 주로 **데이터 전송(transaction)**을 중심으로 통신을 모델링하며, 설계 검증 시 성능 최적화와 재사용성을 극대화하는 데 도움을 줍니다. TLM 방식은 두 가지 주요 버전인 TLM 1.0과 TLM 2.0으로 나뉘며, 각기 다른 추상화 수준과 활용 방식에서 차이가 있습니다.TLM 1.0과 TLM 2.0 비교TLM 1.0: 메시지 전달 방식(message-passing system)을 기반으로 하며, 타이밍에 대한 명시적 주석이 제공되지 않는 단순한 구조입니다. 주로 이벤트 기반 설계.. 2024. 9. 23. [UVM 1.1d] 1. Overview 1. OverviewUVM 개요 및 검증 방식Universal Verification Methodology (UVM)는 SystemVerilog 기반으로 **테스트벤치(testbench)**를 생성하는 데 필수적인 구조를 제공합니다. 이 가이드는 검증 환경의 재사용성과 효율성을 높이기 위해 설계되었습니다. 특히, UVM은 **Coverage-Driven Verification (CDV)**라는 기법을 통해 테스트 과정에서 자동화된 테스트 생성, 자가 검증 기능을 갖춘 테스트벤치를 사용하며, 이를 통해 검증 커버리지 목표를 달성합니다.1.1 Coverage-Driven Verification (CDV)CDV는 자동 테스트 생성, 자가 검증 테스트벤치, 그리고 커버리지 메트릭스를 결합해 설계 검증의 시간을 .. 2024. 9. 22. 이전 1 다음 반응형