반응형 Di1 [SystemVerilog 실무] 10. Assertion 이해 및 활용 SystemVerilog Assertion(SVA)은 설계의 특정 동작이 올바르게 이루어지는지를 타이밍 기반으로 검증하는 도구입니다. Assertion은 시뮬레이션뿐 아니라 Formal Verification에서도 중요한 역할을 하며, 시스템의 신뢰성을 높이는 데 핵심적인 기술입니다.Assertion의 개요Assertion은 검증할 논리 조건과 조건 만족 여부에 따른 동작을 정의하는 구문입니다.: assert () ; else ;label은 assertion의 이름이며 디버깅 시 유용하게 사용됩니다.pass_action에는 $display() 등, fail_action에는 $error()와 같은 메시지 출력이 주로 사용됩니다.Assertion의 종류Im.. 2025. 5. 10. 이전 1 다음 반응형
