반응형 accellera2 [UVM 1.1d] 2. Transaction-Level Modeling (TLM) 2장: Transaction-Level Modeling (TLM)TLM 개요Transaction-Level Modeling(TLM)은 시스템의 상위 추상화 수준에서 설계 및 검증 작업을 수행하는 기법입니다. TLM은 주로 **데이터 전송(transaction)**을 중심으로 통신을 모델링하며, 설계 검증 시 성능 최적화와 재사용성을 극대화하는 데 도움을 줍니다. TLM 방식은 두 가지 주요 버전인 TLM 1.0과 TLM 2.0으로 나뉘며, 각기 다른 추상화 수준과 활용 방식에서 차이가 있습니다.TLM 1.0과 TLM 2.0 비교TLM 1.0: 메시지 전달 방식(message-passing system)을 기반으로 하며, 타이밍에 대한 명시적 주석이 제공되지 않는 단순한 구조입니다. 주로 이벤트 기반 설계.. 2024. 9. 23. [Verilog] 베릴로그 A to Z (2) - Verilog/SystemVerilog/UVM LRM 베릴로그 A to Z (2) - Verilog/SystemVerilog/UVM LRM 안녕하세요, 이번 포스팅을 통해 Verilog/SystemVerilog/UVM의 LRM를 소개하려고 합니다. *LRM(Language Reference Manual)이란? 컴퓨터 프로그래밍 언어의 Reference가 되는 Documentation입니다. 해당 프로그래밍 언어의 문법부터 사용 예시, 그리고 개발자가 주의해야 하는 점 등 언어에 관련된 모든 정보를 담고 있습니다. 보통 코딩을 하다가 막히면 구글이나 스택오버플로우(Stack Overflow)에 많이 검색하실 텐데요, Verilog는 반도체 회로설계 / 하드웨어 설계 등 비교적 마이너 한 분야에서 사용되기 때문에 만족할 만한 답변을 찾기 힘든 경우가 많습니다... 2023. 2. 28. 이전 1 다음 반응형
