반응형 SystemVerilog15 [UVM 1.1d] 1. Overview 1. OverviewUVM 개요 및 검증 방식Universal Verification Methodology (UVM)는 SystemVerilog 기반으로 **테스트벤치(testbench)**를 생성하는 데 필수적인 구조를 제공합니다. 이 가이드는 검증 환경의 재사용성과 효율성을 높이기 위해 설계되었습니다. 특히, UVM은 **Coverage-Driven Verification (CDV)**라는 기법을 통해 테스트 과정에서 자동화된 테스트 생성, 자가 검증 기능을 갖춘 테스트벤치를 사용하며, 이를 통해 검증 커버리지 목표를 달성합니다.1.1 Coverage-Driven Verification (CDV)CDV는 자동 테스트 생성, 자가 검증 테스트벤치, 그리고 커버리지 메트릭스를 결합해 설계 검증의 시간을 .. 2024. 9. 22. [Verilog] 베릴로그 A to Z (2) - Verilog/SystemVerilog/UVM LRM 베릴로그 A to Z (2) - Verilog/SystemVerilog/UVM LRM 안녕하세요, 이번 포스팅을 통해 Verilog/SystemVerilog/UVM의 LRM를 소개하려고 합니다. *LRM(Language Reference Manual)이란? 컴퓨터 프로그래밍 언어의 Reference가 되는 Documentation입니다. 해당 프로그래밍 언어의 문법부터 사용 예시, 그리고 개발자가 주의해야 하는 점 등 언어에 관련된 모든 정보를 담고 있습니다. 보통 코딩을 하다가 막히면 구글이나 스택오버플로우(Stack Overflow)에 많이 검색하실 텐데요, Verilog는 반도체 회로설계 / 하드웨어 설계 등 비교적 마이너 한 분야에서 사용되기 때문에 만족할 만한 답변을 찾기 힘든 경우가 많습니다... 2023. 2. 28. [Verilog] 베릴로그 A to Z (1) - EDA Playground 소개 베릴로그 A to Z (1) - EDA Playground 소개 안녕하세요, 이번 포스팅을 시작으로 Verilog HDL를 이용한 프로젝트를 연재해보려고 합니다. Verilog는 전자 공학 또는 컴퓨터 공학을 전공한다면 배우게 되는 언어입니다. 이를 활용하여 Behavioral Model부터 Transistor Level에 이르기까지 실제 하드웨어 동작을 모델링할 수 있습니다. 실제로 대부분의 반도체 RTL 설계 및 검증 과정에서 Verilog가 사용되는데요, VHDL과 Verilog 둘 중 하나만 배운다면 Verilog를 배워두는게 좋다고 생각합니다. 프로젝트 진행을 하기 위해서는 다른 프로그래밍 언어와 마찬가지로 Verilog를 간편하게 Compile 하고 실행할 수 있는 환경이 필요한데요, Syno.. 2023. 2. 19. 이전 1 2 3 다음 반응형
